feat(compiler): 实现HIR到LIR的函数定义标记和直接/间接调用区分

- 在HIR函数元数据中添加defined字段来标记函数是否已定义
- 在AST到IR转换过程中设置函数定义状态
- 修改LIR模块函数声明接口以支持定义状态参数
- 实现直接调用和间接调用的区别处理，通过符号查找确定调用类型
- 更新LIR调用指令结构以支持直接和间接调用的不同表示方式
- 调整x86后端指令选择以正确处理不同类型的调用

fix(x86-isel): 优化x86指令发射和操作数大小处理

- 移除move/load/store函数中的size参数，改由操作数本身携带大小信息
- 简化x86指令操作数结构，减少操作数数量限制
- 添加专门的mov系列表单选择函数，根据操作数类型和大小自动选择正确的指令形式
- 修正间接调用的指令形式为CALL_NEAR_MEMV而非GPRV
- 添加向量版本的load/store/move发射函数

refactor(reg-alloc): 更新寄存器分配迭代器接口

- 为分配迭代器的替换方法添加size参数，以便正确处理不同大小的寄存器

libs/ir/mir/src/arch/scc_x86_mir.c

@@ -0,0 +1,92 @@
+#include <arch/scc_x86_mir.h>
+
+void scc_x86_emit_move_to_vec(scc_mir_x86_instr_vec_t *vec,
+                              scc_x86_operand_value_t dst,
+                              scc_x86_operand_value_t src) {
+    if (dst.size != src.size) {
+        LOG_WARN("Mismatched register sizes for move %d != %d", dst.size,
+                 src.size);
+    }
+    Assert(dst.kind == SCC_X86_OPR_REG);
+    scc_mir_x86_instr_t ins;
+    if (src.kind == SCC_X86_OPR_REG) {
+        scc_mir_x86_instr_2(&ins, scc_mir_x86_mov_reg_reg(dst, src), dst, src,
+                            scc_pos_create());
+    } else if (src.kind == SCC_X86_OPR_IMM) {
+        scc_mir_x86_instr_2(&ins, scc_mir_x86_mov_reg_imm(dst, src), dst, src,
+                            scc_pos_create());
+    } else if (src.kind == SCC_X86_OPR_MEM ||
+               (src.kind == SCC_X86_OPR_RELOC &&
+                src.reloc.target == SCC_X86_RELOC_TARGET_SYMBOL)) {
+        scc_mir_x86_instr_2(&ins, SCC_X86_IFORM_LEA_GPRV_AGEN, dst, src,
+                            scc_pos_create());
+    } else {
+        Panic("emit_move: unsupported src kind %d", src.kind);
+    }
+    scc_vec_push(*vec, ins);
+}
+
+void scc_x86_emit_load_to_vec(scc_mir_x86_instr_vec_t *vec,
+                              scc_x86_operand_value_t dst,
+                              scc_x86_operand_value_t src_addr) {
+    if (dst.size != src_addr.size) {
+        LOG_WARN("Mismatched sizes for load %d != %d", dst.size, src_addr.size);
+    }
+    Assert(dst.kind == SCC_X86_OPR_REG);
+    scc_x86_operand_value_t mem_op;
+    if (src_addr.kind == SCC_X86_OPR_REG) {
+        mem_op = (scc_x86_operand_value_t){
+            .kind = SCC_X86_OPR_MEM,
+            .mem =
+                {
+                    .base = src_addr.reg,
+                    .index = SCC_X86_REG_INVALID,
+                    .scale = 1,
+                    .disp.displacement = 0,
+                    .disp.displacement_bits = src_addr.size * 8,
+                },
+            .size = src_addr.size,
+        };
+    } else if (src_addr.kind == SCC_X86_OPR_MEM) {
+        mem_op = src_addr;
+    } else {
+        Panic("emit_load: src must be REG or MEM");
+    }
+    scc_mir_x86_instr_t ins;
+    scc_mir_x86_instr_2(&ins, scc_mir_x86_mov_reg_mem(dst, mem_op), dst, mem_op,
+                        scc_pos_create());
+    scc_vec_push(*vec, ins);
+}
+
+void scc_x86_emit_store_to_vec(scc_mir_x86_instr_vec_t *vec,
+                               scc_x86_operand_value_t dst_addr,
+                               scc_x86_operand_value_t src) {
+    if (dst_addr.size != src.size) {
+        LOG_WARN("Mismatched sizes for store %d != %d", dst_addr.size,
+                 src.size);
+    }
+    Assert(src.kind == SCC_X86_OPR_REG);
+    scc_x86_operand_value_t mem_op;
+    if (dst_addr.kind == SCC_X86_OPR_REG) {
+        mem_op = (scc_x86_operand_value_t){
+            .kind = SCC_X86_OPR_MEM,
+            .mem =
+                {
+                    .base = dst_addr.reg,
+                    .index = SCC_X86_REG_INVALID,
+                    .scale = 1,
+                    .disp.displacement = 0,
+                    .disp.displacement_bits = dst_addr.size * 8,
+                },
+            .size = dst_addr.size,
+        };
+    } else if (dst_addr.kind == SCC_X86_OPR_MEM) {
+        mem_op = dst_addr;
+    } else {
+        Panic("emit_store: dst_addr must be REG or MEM");
+    }
+    scc_mir_x86_instr_t ins;
+    scc_mir_x86_instr_2(&ins, scc_mir_x86_mov_mem_reg(mem_op, src), mem_op, src,
+                        scc_pos_create());
+    scc_vec_push(*vec, ins);
+}